VHDL/Verilog代码检查
各维度得分依据公开资料与字段推算,加权后即综合评分,仅供参考。
Linty 是一款面向 HDL 开发的代码质量工具，覆盖 VHDL、Verilog 和 SystemVerilog。它的定位不是通用软件 Linter，而是服务 FPGA/ASIC 等硬件设计团队：在 VS Code、代码提交、Pull/Merge Request 以及 CI/CD 阶段自动执行深度检查，帮助团队更早发现 bug、控制技术债并满足编码标准要求。
从正文看，Linty 强调 300+ 实时检查，并为设计者提供 VS Code 内的即时反馈、导航、自动补全、代码着色，以及设计层次、CDC、RDC、FSM 等图表和报告。对技术负责人，它支持 GitHub、GitLab、Jenkins 等流水线集成，可在合并请求中评审代码质量、保持主干分支清洁并监控新代码覆盖率。对管理者，则提供质量门禁失败通知和持续质量监控，并强调 DO-254、IEC 61508、ISO 26262 等合规场景。
价格公开且偏企业级：Team 为 €6,000/年，最多 50k 行；Business Unit 为 €18,000/年，最多 250k 行；Enterprise 为 €36,000/年，最多 500k 行。各档均为不限用户数，Linty Ultra 需要额外付费。Business Unit 与 Enterprise 包含 Qualification Kit，Enterprise 还提供电话与邮件支持。支付方式、免费试用细节和采购流程未在正文中展开。
优点是领域聚焦明确，能把 HDL 静态检查、IDE 实时反馈、CI/CD 门禁和认证支持连接起来，适合高可靠硬件工程。用户评价中也提到安装简单、运行快、反馈可操作，并在 EN50129:2018 SIL 2 审批中通过 Qualification Kit 简化认证流程。局限在于公开信息没有说明是否开源、是否支持自托管，也未展示 API/SDK 细节；价格门槛较高，中小团队需评估代码规模和认证需求是否匹配。
Linty 更适合 FPGA/ASIC 设计团队、技术负责人、第三方 IP 审计团队，以及轨交、汽车、航空、工业安全等需要标准合规的组织。中国访问情况正文无证据，暂评为未知；如需采购，建议先预约 Demo，确认网络连通性、发票/付款方式、支持时区，以及是否有本地替代或内部 HDL 规则检查方案。
本测评基于公开资料整理,不构成购买建议,请以 linty-services.com 官网实际信息为准。
硬件开发团队用的HDL Linter，价格偏企业级。
评分明细(分布与用户短评)接入中。当前展示 TG4G 综合评分,数据源自公开测评与用户反馈。